IBM passe sous le nanomètre en gravure
IBM annonce un transistor nanostack à 0,7 nm et 100 milliards de transistors par puce. Une avancée de labo prometteuse, mais la mise en production est encore loin.
Aujourd'hui IBM a annoncé ce qu'elle présente comme la première techno de puce "sous le nanomètre".
Qu'est-ce qu'IBM a annoncé exactement ?
IBM a dévoilé ce 25 juin 2026 une nouvelle architecture de transistor baptisée nanostack, présentée comme le premier nœud "sous le nanomètre", à 0.7 nm (7 angströms).
Les chiffres mis en avant :
- près de 100Md de transistors sur une puce de la taille d'un ongle
- environ 2 fois la densité de la puce 2nm qu'IBM avait dévoilée en 2021
- jusqu'à 50% de performance en plus, ou jusqu'à 70% d'efficacité énergétique en plus
Petite précaution tout de suite. Ces 50% et ces 70% sont des chiffres IBM, mesurés contre le 2nm d'IBM.
Pour le moment, ce n'est qu'une démonstration de recherche, pas un produit. IBM parle d'une mise en production à environ 5 ans.
Pourquoi "0.7nm" ne veut pas dire 0.7nm ?
Parce que depuis des années, le nom d'un nœud ne mesure plus rien de physique.
"5nm", "2nm", "0.7nm": ce ne sont plus des dimensions réelles sur la puce. Ce sont des étiquettes de génération.
Et IBM le reconnaît.
"Sous le nanomètre", ça sonne comme une frontière physique franchie. C'est surtout un argument commercial. Je m'explique.
Le chiffre ne décrit plus la taille d'un transistor, il décrit une génération de procédé de fabrication. Donc c'est un jalon de roadmap, pas une mesure au pied à coulisse.
Le marketing des nœuds, tout le monde le fait: TSMC, Samsung, Intel. IBM ne triche pas plus que les autres.
Mais il faut bien retenir une chose. Le chiffre qui compte ici, ce n'est pas le "0,7", c'est les 100Md de transistors sur un ongle. Ça, c'est mesurable.
Qu'est-ce qui change vraiment sous le capot ?
Là, c'est la partie intéressante. Et elle n'a rien à voir avec le nom.
Jusqu'ici, faire progresser une puce voulait dire rétrécir les transistors sur un plan, en 2D. nanostack fait autre chose : elle les empile en 3D. (un peu comme la puce Ascend 950 de Huawei )
Concrètement, IBM superpose et décale les couches de transistors (un design de type CFET, complementary FET, en version staggered sequential). Ce que ça permet :
- empiler NMOS et PMOS au lieu de les poser côte à côte
- utiliser des matériaux différents dans chaque couche, et optimiser chaque transistor indépendamment
- coller les couches avec un diélectrique ultra-fin (le gate merge bonding, que plusieurs analystes pointent comme le vrai tour de force)
Et ce n'est pas qu'un schéma sur slide. IBM dit avoir validé un inverseur CMOS fonctionnel (la brique de base de toute logique numérique) avec le comportement de commutation attendu. Autrement dit : ça se fabrique, et ça calcule.
IBM a aussi présenté au symposium VLSI 2026 un gain de densité de 40% en SRAM. Ce détail compte plus qu'il n'en a l'air. Les charges IA sont gourmandes en mémoire rapide, et la SRAM, c'est souvent le mur.
Faut-il s'emballer ?
Non. Ou plutôt : pas tout de suite.
C'est une démo de labo. La mise en production est annoncée autour de cinq ans, et IBM ne dit même pas encore comment elle compte commercialiser nanostack.
Et l'histoire invite à la patience. La puce 2nm d'IBM, annoncée en 2021, n'arrive en volume que maintenant, 5 ans plus tard (via Rapidus au Japon).
Donc quand on vous parle de "sous le nanomètre" en 2026, voyez ça comme une nouvelle optimisation, pas comme une puce que vous achèterez bientôt.
Pourquoi ça nous concerne, nous ?
Parce que tout ce qu'on fait tourne sur du silicium. Et la trajectoire du silicium décide de ce qu'on pourra faire demain, et à quel coût.
Plus de densité et plus d'efficacité énergétique, ça veut dire plus de calcul par watt. Pour ceux qui font tourner de l'inférence, c'est le nerf de la guerre : le coût au token, c'est d'abord une histoire de hardware.
Mais (et c'est là que je calme le jeu) on parle d'un horizon à cinq ans. La vraie bataille du compute se joue aujourd'hui, sur le matériel qu'on a déjà sous la main, et sur les questions de [souveraineté qui deviennent un vrai sujet pour les devs](url à venir).
Ce qui me frappe, au fond, c'est le changement de logique. Pendant 50 ans, progresser voulait dire rétrécir. Là, l'industrie commence à empiler.
Et quand un secteur change de méthode pour continuer à avancer, c'est rarement anodin.
Ils commencent peut être à penser out of the box.
FAQ
Est-ce que cette puce va bientôt arriver dans nos appareils ?
Non, IBM parle d'une mise en production dans environ cinq ans, et la commercialisation reste floue. À titre de comparaison, la puce 2nm annoncée en 2021 n'arrive qu'aujourd'hui en volume.
Pourquoi parler de "0,7 nm" si ce chiffre ne mesure rien de réel ?
Depuis plusieurs années, les noms de nœuds chez tous les fabricants sont des étiquettes de génération, pas des mesures physiques. IBM ne fait pas exception, mais le chiffre qui compte vraiment ici est ailleurs : 100 milliards de transistors sur une surface de la taille d'un ongle, ça, c'est vérifiable.
Qu'est-ce qui distingue vraiment cette architecture des puces actuelles ?
Le changement fondamental, c'est le passage de la miniaturisation à l'empilement. Au lieu de rétrécir des transistors sur un plan, IBM les superpose en 3D, ce qui permet d'optimiser chaque couche indépendamment avec des matériaux différents.
Les gains annoncés de 50 % ou 70 % sont-ils fiables ?
Ces chiffres viennent d'IBM et sont mesurés par rapport à sa propre puce 2nm, pas contre les produits concurrents actuels. Il faut les lire comme un indicateur de direction plutôt que comme une performance absolue validée indépendamment.
Pourquoi cette annonce concerne-t-elle ceux qui font tourner des charges IA ?
Plus de transistors par watt, c'est directement du coût au token en moins pour l'inférence. Mais l'horizon est à cinq ans, donc la vraie question aujourd'hui reste d'optimiser sur le matériel disponible.
Alexandre P.
Développeur passionné depuis plus de 20 ans, j'ai une appétence particulière pour les défis techniques et changer de technologie ne me fait pas froid aux yeux.
